基于芯片内建时钟晶振的智能自校准芯片及自校准方法
本发明公开了一种基于芯片内建时钟晶振的智能自校准芯片，还公开了基于该芯片的智能自校准方法，将初始确定的应用阵列位数中间数数值作为基准数据存入存储单元中；将基准数据作为暂存数值输入存储单元中，根据暂存数据进行判断是最初的数据、或者是需要校准的情况、或者是已经校准过的情况；对暂存数据输出进行加减操作得到调整数据；根据调整数据调整相应的电阻阵列、电容阵列以及调整后的时钟频率，并将该调整后的时钟频率与基准源时钟频率进行比较，再进行计时计次操作，循环进行，找到最优值，在存储单元中存储时钟频率校准好的最终数据。本发明的自校准方法能将芯片内建时钟晶振的时钟频率误差值控制在更高精度的范围内。
发明专利
CN200910022271.6
2009-04-29
CN101552606
2009-10-07
H03L7/06(2006.01)I
西安理工大学
余宁梅;杨 喆;高 维;曹新亮
710048陕西省西安市金花南路5号
西安弘理专利事务所
罗 笛
陕西;61
1、一种基于芯片内建时钟晶振的智能自校准芯片，包括在芯片(11)的内部设置有内建时钟晶振(2)、电阻阵列(8)、电容阵列(9)、芯片功能逻辑(12)、自校准模块(10)，芯片(11)与时钟基准源(1)连接，其特征在于：自校准模块(10)又包括了频率比较单元(3)、累计单元(4)、仲裁单元(5)、数值加减单元(6)和存储单元(7)，所述的时钟基准源(1)的1A输出端同频率比较单元(3)的3B输入端相连，内建时钟晶振(2)的2A输出端同频率比较单元(3)的3A输入端相连，内建时钟晶振(2)的2C输出端同芯片功能逻辑(12)的12A输入端相连，频率比较单元(3)的3C输出端同仲裁单元(5)的5A输入端相连，累计单元(4)的4A输出端同仲裁单元(5)的5D输入端相连，仲裁单元(5)的5C输出端同数值加减单元(6)的6C输入端相连接，仲裁单元(5)的5B输出端同存储单元(7)的7A输入端相连，数值加减单元(6)的6A输出端同频率比较单元(3)的3D输入端相连，数值加减单元(6)的6A输出端还同累计单元(4)的4B输入端相连，数值加减单元(6)的6B输出端同电容阵列(9)的9A输入端相连，数值加减单元(6)的6B输出端还同电阻阵列(8)的8A输入端相连，存储单元(7)的7B输出端同电容阵列(9)的9C输入端相连，存储单元(7)的7B输出端还同电阻阵列(8)的8C输入端相连，电阻阵列(8)的8B输出端同内建时钟晶振(2)的2B输入端相连，电容阵列(9)的9B输出端同内建时钟晶振(2)的2D输入端相连。