下拉电路及半导体装置

摘要：

本发明提供具备可减小面积的下拉电路的半导体装置。下拉电路由耗尽型NMOS晶体管和增强型NMOS晶体管构成，该耗尽型NMOS晶体管的栅极与接地电位连接，该增强型NMOS晶体管的栅极和漏极与耗尽型NMOS晶体管的源极连接，而源极与接地电位连接。耗尽型NMOS晶体管的过驱动电压低至增强型NMOS晶体管的阈值电压，可减小耗尽型NMOS晶体管的尺寸。因而，可减小下拉电路的面积。

专利类型：发明专利

申请/专利号：CN200910004067.1

申请日期：2009-02-05

公开/公告号：CN101505146

公开/公告日：2009-08-12

主分类号：H03K17/22(2006.01)I

申请/专利权人:精工电子有限公司

发明/设计人:宇都宫文靖

主申请人地址:日本千叶县千叶市

专利代理机构:中国专利代理(香港)有限公司

代理人:何欣亭%王丹昕

国别省市代码:日本;JP

权利要求：

1. 一种下拉电路，在电源接通时或电源电压下降时将规定电路的规定端子固定为低电平，其中包括：耗尽型NMOS晶体管，该耗尽型NMOS晶体管的漏极与所述规定端子连接，栅极上被施加接地电压；以及增强型NMOS晶体管，该增强型NMOS晶体管的栅极和漏极与所述耗尽型NMOS晶体管的源极连接，该增强型NMOS晶体管的源极与接地电压连接，减小所述耗尽型NMOS晶体管的过驱动电压。