延迟电路和使用其的定时发生器以及测试装置
副延迟元件(14)具有与主延迟元件(10)相同的结构，对于从第1选择器(12)输出的选择时钟信号(CLK1)施加与偏压(Vbias)相应的延迟(τ)。相位检测器(18)生成与通过了副延迟元件(14)的选择时钟信号(CLK2)和通过了旁路路径(16)的选择时钟信号(CLK3)的相位差相应的相位检测信号(Spd)。计数器(20)进行与相位检测信号(Spd)相应的计数工作。D/A转换器(22)将与计数器(20)的计数值相应的偏压(Vbias)提供给主延迟元件(10)和副延迟元件(14)。初始化部(34)使DLL电路实际工作，基于计数器(20)的计数值的变动量设定D/A转换器(22)的基准电压(Vref)。
发明专利
CN200880131272.8
2008-09-24
CN102165692A
2011-08-24
H03K5/13(2006.01)I
株式会社爱德万测试
佐藤直树
日本东京
北京同达信恒知识产权代理有限公司 11291
黄志华
日本;JP
一种延迟电路，其对输入信号赋予延迟，其特征在于，包括：主延迟元件，对所述输入信号赋予与偏压相应的延迟；第1选择器，接收基准时钟信号和环路时钟信号，选择其中一方；副延迟元件，具有与所述主延迟元件相同的结构，对从所述第1选择器输出的选择时钟信号赋予与偏压相应的延迟；旁路路径，用于旁通所述副延迟元件；相位检测器，检测通过了所述副延迟元件的所述选择时钟信号与通过了所述旁路路径的所述选择时钟信号的相位差，生成具有与相位差相应的电平的相位检测信号；计数器，进行与来自所述相位检测器的所述相位检测信号的电平相应的计数工作；D/A转换器，将所述计数器的计数值转换为模拟电压，将其作为所述偏压提供给所述主延迟元件和所述副延迟元件；偏置电路，生成所述D/A转换器的基准电压；环路振荡器，具有第2选择器，并在所述第1选择器选择了所述环路时钟信号的状态下，作为振荡器进行工作，所述第2选择器接收通过了所述副延迟元件的所述选择时钟信号和通过了所述旁路路径的所述选择时钟信号，选择其中一方作为所述环路时钟信号提供给所述第1选择器。