基于近似下三角结构校验矩阵的低时延IRA码编码器

摘要：

一种无线通信技术领域的基于近似下三角结构校验矩阵的低时延IRA码编码器，其中，校验矩阵预处理模块对校验矩阵的H1部分进行列交换处理，使校验矩阵的H1部分满足近似下三角结构，信息比特缓存模块接收待编码的信息比特，将其缓存，并在接收部分信息比特后即可控制信道编码模块开始编码，信道编码模块根据预处理后的校验矩阵，在信息缓存模块接收部分信息比特后，即可开始进行编码。本发明提早了信道编码开始的时间，减少了传输时延，在编码同时，信息比特继续接收并缓存，二者并行进行，提高了编码器工作的效率，减少了编码时延。

专利类型：发明专利

申请/专利号：CN200810202311.0

申请日期：2008-11-06

公开/公告号：CN101442318

公开/公告日：2009-05-27

主分类号：H03M13/11(2006.01)I

申请/专利权人:上海交通大学

发明/设计人:夏 皛;周洪源;徐友云;甘小莺;俞 晖

主申请人地址:200240上海市闵行区东川路800号

专利代理机构:上海交达专利事务所

代理人:王锡麟%王桂忠

国别省市代码:上海;31

权利要求：

1、一种基于近似下三角结构校验矩阵的低时延IRA码编码器，其特征在于，包括：校验矩阵预处理模块、信息比特缓存模块、信道编码模块，其中：校验矩阵预处理模块对IRA码校验矩阵左边随机构造部分进行列交换处理，IRA码校验矩阵左边随机构造部分即为校验矩阵的H1部分，使校验矩阵的H1部分满足近似下三角结构，并将交换处理后校验矩阵提供给信道编码模块，将校验矩阵H1部分每行中1元素的最大列号提供给信息比特缓存模块；信息比特缓存模块接收待编码的信息比特，并将其缓存，同时接收校验矩阵预处理模块传输过来的列交换处理后校验矩阵H1部分，每接收到每行中1元素的最大列号即将信息比特传输给信道编码模块，控制信道编码模块进行编码；信道编码模块接收到信息比特缓存模块发送过来的信息比特，并根据列交换处理后的校验矩阵对信息比特进行编码。