全数字锁相环、时间数字转换器模块、错误防止方法及校准方法

摘要：

本发明涉及错误防止方法、时间数字转换器模块、循环式时间数字转换器模块、全数字锁相环及校准方法。错误防止方法用于全数字锁相环的时间数字转换解码器。错误防止方法包含由时间数字转换解码器取得数据信号；由时间数字转换解码器取得循环信号；对数据信号的第一预定比特与循环信号的第二预定比特实施互斥或逻辑运算，以产生误差保护码；及通过将误差保护码加入循环信号并将循环信号位移第三预定数量的比特，来使用误差保护码来修正循环信号中的误差。上述错误防止方法大幅减少时间数字转换解码器中的错误。

专利类型：发明专利

申请/专利号：CN200810169982.1

申请日期：2008-10-16

公开/公告号：CN101414821

公开/公告日：2009-04-22

主分类号：H03L7/08(2006.01)I

申请/专利权人:联发科技股份有限公司

发明/设计人:张湘辉;詹景宏;谢秉谕

主申请人地址:台湾省新竹科学工业园区

专利代理机构:北京三友知识产权代理有限公司

代理人:任默闻

国别省市代码:台湾;71

权利要求：

1. 一种错误防止方法，用于全数字锁相环的时间数字转换解码器，其特征在于，所述的错误防止方法包含：由所述的时间数字转换解码器取得数据信号；由所述的时间数字转换解码器取得循环信号；对所述的数据信号的第一预定比特与所述的循环信号的第二预定比特实施互斥或逻辑运算，以产生误差保护码；及通过将所述的误差保护码加入所述的循环信号并将所述的循环信号位移预定数量的比特，来使用所述的误差保护码来修正所述的循环信号中的误差。