一种CLB结构及CLB优化方法

摘要：

一种CLB结构及CLB优化方法，涉及集成电路技术。本发明由3个2输入LUT组成，其中第一LUT和第二LUT的输出端接第三LUT的两个输入端，第三LUT的输出端作为CLB的输出端，第一LUT和第二LUT的输入端接逻辑信号。本发明的有益效果是，相对于现有技术，本发明提高了资源利用率，在FPGA的芯片设计当中，D触发器会占据着很大的面积，采用这种LUT与D触发器分来的CLB结构也可以提高FPGA芯片的面积利用率。

专利类型：发明专利

申请/专利号：CN200810148130.4

申请日期：2008-12-31

公开/公告号：CN101505148

公开/公告日：2009-08-12

主分类号：H03K19/173(2006.01)I

申请/专利权人:成都华微电子系统有限公司

发明/设计人:李文昌;丛伟林;杨 嵩;余 梅;侯伶俐

主申请人地址:610041四川省成都市高新区高朋大道11号高新区科技工业园D座

专利代理机构:成都惠迪专利事务所

代理人:刘 勋

国别省市代码:四川;51

权利要求：

1、一种CLB结构，其特征在于，仅由LUT组成。