一种FPGA的时钟信号输出电路及其处理方法

摘要：

本发明披露了一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，而且，该种FPGA时钟信号输出电路还含有触发器单元和选择器，触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。采用该电路输出的FPGA时钟信号减少了延迟，降低了外部负载对FPGA内部时钟树的负面影响。

专利类型：发明专利

申请/专利号：CN200810114710.1

申请日期：2008-06-11

公开/公告号：CN101355359

公开/公告日：2009-01-28

主分类号：H03K19/173(2006.01)I

申请/专利权人:北京中星微电子有限公司

发明/设计人:邹 杨

主申请人地址:100083北京市海淀区学院路35号世宁大厦16层

专利代理机构:北京亿腾知识产权代理事务所

代理人:陈 霁

国别省市代码:北京;11

权利要求：

1、一种FPGA时钟信号输出电路，含有时钟管理单元和全局缓冲器，时钟管理单元产生的时钟信号经全局缓冲器分配，其特征在于，所述的FPGA时钟信号输出电路还含有触发器单元和选择器，触发器单元的时钟信号端与全局缓冲器的输出端连接，触发器单元的数据输入信号为恒定的逻辑信号，触发器单元提供正、反输出信号给选择器的输入信号端，该选择器的控制信号端与所述的时钟管理单元输出的时钟信号端连接，选择器输出时钟信号到FPGA的输出引脚。