半导体集成电路及其测试方法

摘要：

本发明涉及半导体集成电路及其测试方法。所述半导体集成电路包括S个PLL(S为满足S≥2的整数)，并且第(k-1)PLL 12_(k-1)(k为满足2≤k≤S的整数)在测试模式下连接到第k PLL 12_k。用这种方式，能够在单一测试中执行S个PLL的检查，并从而能够减少检查具有多个PLL的半导体集成电路中嵌入的PLL所需的时间。

专利类型：发明专利

申请/专利号：CN200810095928.7

申请日期：2008-04-25

公开/公告号：CN101340190

公开/公告日：2009-01-07

主分类号：H03L7/08(2006.01)I

申请/专利权人:恩益禧电子股份有限公司

发明/设计人:小川隼人

主申请人地址:日本神奈川

专利代理机构:中原信达知识产权代理有限责任公司

代理人:陆锦华%郇春艳

国别省市代码:日本;JP

权利要求：

1.一种半导体集成电路，包括S个锁相环电路(S为满足S≥2的整数)，其中，第(k-1)锁相环电路在测试模式下串联连接到第k锁相环电路(k为满足2≤k≤S的整数)。