多模除法器重定时电路

摘要：

多模除法器(MMD)接收MMD输入信号并输出MMD输出信号SOUT。MMD包括模数除法器级(MDS)链。每个MDS接收输入信号，将该输入信号除以2或者除以3，并且输出结果作为输出信号。每个MDS对其自己的模数控制信号作出响应，该模数控制信号用于控制该MDS是除以2还是除以3。在一个实例中，时序逻辑元件输出SOUT。使用所述链中的开始的MDS级中的一个MDS级的低抖动模数控制信号来将时序逻辑元件置于第一状态。使用所述链的中间中的MDS级中的一个MDS级的输出信号来将时序逻辑元件置于第二状态。因为时序逻辑元件不以MMD输入信号的较高频率作为时钟进行定时，所以功率消耗较低。

专利类型：发明专利

申请/专利号：CN200780028007.2

申请日期：2007-07-24

公开/公告号：CN101496284

公开/公告日：2009-07-29

主分类号：H03K21/10(2006.01)I

申请/专利权人:高通股份有限公司

发明/设计人:C·纳拉通;苏文俊

主申请人地址:美国加利福尼亚

专利代理机构:永新专利商标代理有限公司

代理人:林锦辉

国别省市代码:美国;US

权利要求：

1、一种多模除法器(MMD)，包括：除以2/3单元链，其中所述链中的每个除以2/3单元接收输入信号并输出输出信号，其中所述除以2/3单元中的每一个除以2/3单元对模数控制信号作出响应，所述模数控制信号用于控制所述除以2/3单元是除以2还是除以3；以及时序逻辑元件，其中所述模数控制信号中的一个模数控制信号的变化导致将所述时序逻辑元件置于第一状态，并且其中所述输出信号中的一个输出信号的变化导致将所述时序逻辑元件置于第二状态。