具有量化器输出预测和比较器减少的△-∑调制器模拟-数字转换器

摘要：

文中所描述的信号处理系统中的Δ-∑调制器的量化器使用减少了的一组比较器进行量化，其中，该量化是通过预定并且保持环路滤波器输出信号V_LF(t)和预测的量化器输出信号q_est之间的每周期最大偏差d来进行的。在至少一个实施例中，根据量化级别数量来定义最大量化器级别偏差d。因此，需要对量化器输入信号V_in(t)进行量化的量化器中的比较器的数量是基于最大量化器级别偏差d的。除使用比可利用的量化输出级别N更少的比较器之外，量化器可以使用偶数M个比较器，与类似的传统的使用M+1个比较器的减少了比较器的ADC跟踪量化器的设计形成了对比，其中，N和M是整数且M＜N。

专利类型：发明专利

申请/专利号：CN200780014650.X

申请日期：2007-03-09

公开/公告号：CN101427471

公开/公告日：2009-05-06

主分类号：H03M3/04(2006.01)I

申请/专利权人:塞瑞斯逻辑公司

发明/设计人:约翰·L·梅兰松

主申请人地址:美国德克萨斯州

专利代理机构:北京康信知识产权代理有限责任公司

代理人:余 刚%尚志峰

国别省市代码:美国;US

权利要求：

1. 一种信号处理系统，包括：模拟-数字Δ-∑调制器，包括：量化器输出预测器，包括低通滤波器以产生预测的量化器输出信号，其中，所述预测的量化器输出信号是基于至少一个或多个之前的Δ-∑调制器输出信号而对t时刻的量化器输入信号的估计值；环路滤波器，以产生t时刻的环路滤波器输出信号；以及量化器，耦合到所述环路滤波器，以基于所述量化器输入信号产生量化器输出信号，其中，所述量化器输入信号包括t时刻所述环路滤波器输出信号和t时刻所述预测的量化器输出信号之差。