一种FPGA内部延时锁相环失锁保护装置

摘要：

本发明涉及一种FPGA内部延时锁相环DLL失锁保护装置，其特征在于，包括依次串接在DLL锁定指示端LOCKED和复位端RST之间的失锁检测模块(21)和用于产生脉宽大于n个系统输入时钟周期的DLL复位信号的复位控制模块，所述复位控制模块还连接接入FPGA复位信号的全局输入资源(12)，其中：n为大小由FPGA器件决定的正整数。这种保护装置能够在FPGA内部DLL失锁的情况下自动复位DLL，使其恢复正常工作并不影响其它正常工作模块。

专利类型：发明专利

申请/专利号：CN200710187360.7

申请日期：2007-11-20

公开/公告号：CN101442308

公开/公告日：2009-05-27

主分类号：H03K19/177(2006.01)I

申请/专利权人:中兴通讯股份有限公司

发明/设计人:刘延河

主申请人地址:518057广东省深圳市南山区高新技术产业园科技南路中兴通讯大厦法律部

专利代理机构:北京安信方达知识产权代理有限公司

代理人:龙 洪%霍育栋

国别省市代码:广东;44

权利要求：

1、一种FPGA内部延时锁相环失锁保护装置，其特征在于，包括依次串接在延时锁相环锁定指示端和复位端之间的失锁检测模块(21)和用于产生脉宽大于n个系统输入时钟周期的延时锁相环复位信号的复位控制模块，所述复位控制模块还连接接入FPGA复位信号的全局输入资源(12)，其中：n为大小由FPGA器件决定的正整数。