奇偶校验位生成电路、计数电路以及计数方法

摘要：

本发明提供一种奇偶校验位生成电路、计数电路以及计数方法。当针对8位输入数据(X<7:0>)可取的从0至255的256组值，判断输入数据的奇偶校验(X<P>)、POP(Z<3:0>)和POP的奇偶校验(Z<P>)取哪组的值时，可知在POP为“0”、“1”、“6”、“7”之中的任意一个的情况下，X<P>与Z<P>一致，在POP为“2”、“3”、“4”、“5”、“8”之中的任意一个的情况下，X<P>与Z<P>反转。利用这种规律性来实现奇偶校验的预测。

专利类型：发明专利

申请/专利号：CN200680051417.4

申请日期：2006-01-19

公开/公告号：CN101361278

公开/公告日：2009-02-04

主分类号：H03M13/09(2006.01)I

申请/专利权人:富士通株式会社

发明/设计人:山下英男

主申请人地址:日本神奈川县

专利代理机构:北京三友知识产权代理有限公司

代理人:黄纶伟

国别省市代码:日本;JP

权利要求：

1.一种奇偶校验位生成电路，将数据与所述数据的奇偶校验位作为输入，输出利用n进制数来表示所述数据时的特定信息的计数信息的奇偶校验位，其中n为2以上的自然数，其特征在于，所述奇偶校验位生成电路具有：判定单元，其判定利用n进制数来表示所述数据时的所述特定信息的数目是否为特定的数目；以及反转单元，其根据所述判定单元的判定结果，将所述数据的奇偶校验位值或者使所述奇偶校验位反转后的值中的任意一个作为所述计数信息的奇偶校验位输出。