8B／10B编码的实现装置

摘要：

一种8B/10B编码的实现装置，由三位负游程编码器、三位正游程编码器、五位负游程编码器、五位正游程编码器和D触发器组成，三位负游程编码器的Hin端口和三位正游程编码器的Hin端口相连，作为第一外部输入端口；三位负游程编码器的Gin端口和三位正游程编码器的Gin端口相连，作为第二外部输入端口；三位负游程编码器的Fin端口和三位正游程编码器的Fin端口相连，作为第三外部输入端口；三位负游程编码器的en4端口和三位正游程编码器的en4端口相连，作为内部输入，和与门的输出端相连，与门的两输入端分别与五位负游程编码器的Rd6b1端口和五位正游程编码器的Rd6b2端口相连，三位负游程编码器的ex0端口与五位负游程编码器的ex0端口相连。

专利类型：发明专利

申请/专利号：CN200410014297.3

申请日期：2004-03-12

公开/公告号：CN1561003

公开/公告日：2005-01-05

主分类号：H03M7/46

申请/专利权人:东南大学

发明/设计人:赵文虎;王志功;费瑞霞

主申请人地址:210096江苏省南京市四牌楼2号

专利代理机构:南京经纬专利商标代理有限公司

代理人:王之梓

国别省市代码:江苏;32

权利要求：

1、一种8B/10B编码的实现装置，其特征在于由三位负游程编码器(3b4b1)、三位正游程编码器(3b4b2)、五位负游程编码器(5b6b1)、五位正游程编码器(5b6b2)和D触发器(DFF)组成，三位负游程编码器(3b4b1)的Hin端口和三位正游程编码器(3b4b2)的Hin端口相连，作为第一外部输入端口；三位负游程编码器(3b4b1)的Gin端口和三位正游程编码器(3b4b2)的Gin端口相连，作为第二外部输入端口；三位负游程编码器(3b4b1)的Fin端口和三位正游程编码器(3b4b2)的Fin端口相连，作为第三外部输入端口；三位负游程编码器(3b4b1)的en4端口和三位正游程编码器(3b4b2)的en4端口相连，作为内部输入，和与门(11)的输出端相连，与门(11)的两输入端分别与五位负游程编码器(5b6b1)的Rd6b1端口和五位正游程编码器(5b6b2)的Rd6b2端口相连，三位负游程编码器(3b4b1)的ex0端口与五位负游程编码器(5b6b1)的ex0端口相连，三位正游程编码器(3b4b2)的ex1端口与五位正游程编码器(5b6b2)的ex1端口相连，五位负游程编码器(5b6b1)的Ein端口和五位正游程编码器(5b6b2)的Ein端口相连，作为第四外部输入端口；五位负游程编码器(5b6b1)的Din端口和五位正游程编码器(5b6b2)的Din端口相连，作为第五外部输入端口；五位负游程编码器(5b6b1)的Cin端口和五位正游程编码器(5b6b2)的Cin端口相连，作为第六外部输入端口；五位负游程编码器(5b6b1)的Bin端口和五位正游程编码器(5b6b2)的Bin端口相连，作为第七外部输入端口；五位负游程编码器(5b6b1)的Ain端口和五位正游程编码器(5b6b2)的Ain端口相连，作为第八外部输入端口；五位负游程编码器(5b6b1)的en6端口和五位正游程编码器(5b6b2)的en6端口相连，作为内部输入，与D触发器(DFF)的输出端(Q)相连，输入时钟作用于D触发器(DFF)的时钟端(clk)，时钟端(clk)是第九外部输入端口，三位负游程编码器(3b4b1)的f1端口与三位正游程编码器(3b4b2)的f2端口分别和与门(7)的两个输入端连接，与门(7)的输出端为第七输出端(fo)；三位负游程编码器(3b4b1)的g1端口与三位正游程编码器(3b4b2)的g2端口分别和与门(8)的两个输入端连接，与门(8)的输出端为第八输出端(go)；三位负游程编码器(3b4b1)的h1端口与三位正游程编码器(3b4b2)的h2端口分别和与门(9)的两个输入端连接，与门(9)的输出端为第九输出端(ho)；三位负游程编码器(3b4b1)的j1端口与三位正游程编码器(3b4b2)的j2端口分别和与门(10)的两个输入端连接，与门(10)的输出端为第十输出端(jo)，三位负游程编码器(3b4b1)的Rd4b1端口与三位正游程编码器(3b4b2)的Rd4b2端口分别和与门(12)的两个输入端连接，与门(12)的输出端与D触发器(DFF)的D端相连，五位负游程编码器(5b6b1)的a1端口与五位正游程编码器(5b6b2)的a2端口分别和与门(1)的两个输入端连接，与门(1)的输出端为第一输出端(ao)；五位负游程编码器(5b6b1)的b1端口与五位正游程编码器(5b6b2)的b2端口分别和与门(2)的两个输入端连接，与门(2)的输出端为第二输出端(bo)；五位负游程编码器(5b6b1)的c1端口与五位正游程编码器(5b6b2)的c2端口分别和与门(3)的两个输入端连接，与门(3)的输出端为第三输出端(co)；五位负游程编码器(5b6b1)的d1端口与五位正游程编码器(5b6b2)的d2端口分别和与门(4)的两个输入端连接，与门(4)的输出端为第四输出端(do)；五位负游程编码器(5b6b1)的e1端口与五位正游程编码器(5b6b2)的e2端口分别和与门(5)的两个输入端连接，与门(5)的输出端为第五输出端(eo)；五位负游程编码器(5b6b1)的i1端口与五位正游程编码器(5b6b2)的i2端口分别和与门(6)的两个输入端连接，与门(6)的输出端为第六输出端(io)。