TURBO解码器的缓冲器结构

摘要：

存储Turbo解码器的中间结果的缓冲器结构。为增加访问吞吐量，缓冲器结构设计成支持对每个访问周期对两个或多个比特的APP数据的同时访问。为避免访问争用，存储体被分配到用于码交织的二维数组的行和列使得相继比特的APP数据从不同存储体被访问。为支持“线性”寻址，存储体能被按排为两个集合，它们被分配给数组的偶数和奇数列。为支持“经交织”寻址，存储体可能被分配到数组的行组使得在经交织的数组内的相邻行被分配到不同的组。

专利类型：发明专利

申请/专利号：CN02812844.3

申请日期：2002-05-09

公开/公告号：CN1529943

公开/公告日：2004-09-15

主分类号：H03M13/27

申请/专利权人:高通股份有限公司

发明/设计人:许大山;I·姚

主申请人地址:美国加利福尼亚州

专利代理机构:上海专利商标事务所

代理人:李家麟

国别省市代码:美国;US

权利要求：

1.一种用于存储Turbo解码器的中间结果的缓冲器结构，其特征在于包括：多个存储体，用于存储代表中间结果的码元，其中每个存储体与二维数组的一行或多行的多个组的一个相关，该二维数组用于交织相应Turbo编码器的分组内的信息比特，且其中行被选择包括在每个组内，使得缓冲器结构的每个访问循环都能从两个或多个存储体同时访问两个或多个码元。