一种并行级连卷积码硬件解码装置的实现方法

摘要：

本发明的装置为了节省FSMC和RSMC对于存储器的需求，在采用现场可编程逻辑门阵列(FPGA)实现时，通过增加逻辑资源的使用来换取存储器数据吞吐量的减少。具体方法是使用两套RSMC，使用的两个RSMC同时工作，并从不同的初始时刻开始迭代，选取正确的数据输出部分。其优越性在于解码实现过程中存储单元的数据吞吐量不依赖于待解码数据的数量N，而仅仅取决于数值L，并且L大于成员卷积码编码器的约束长度的5倍即可满足要求。一般情况下，N＞＞L即可以满足要求，使用存储器的数量可以大大减少。因为同步计算原因而需要存储的FSM也相应成正比减少，使得存储器的数据吞吐量减少。

专利类型：发明专利

申请/专利号：CN02100429.3

申请日期：2002-01-30

公开/公告号：CN1378345

公开/公告日：2002-11-06

主分类号：H03M13/23

申请/专利权人:信息产业部电信传输研究所%中国科学技术大学

发明/设计人:卫国;黄源良;赵春明

主申请人地址:100045北京市月坛南街11号

国别省市代码:北京;11

权利要求：

权利要求书1.一种并行级连卷积码硬件解码装置的实现方法，其特征在于采用在传统解码装置的基础上使用两套反向状态度量单元，两套单元同时工作，并从不同的初始时刻开始迭代，选取正确的数据输出部分，迭代初始时刻的选择不依赖于待解码数据的数量N，而选取一个数值L，满足L＜＜N；