PLL电路

摘要：

当电压控制振荡器异常振荡，并且PLL电路停止操作时，为了迅速返回正常操作，检测从一个分频器(4)输出的一个比较信号(fc)的有/无，并且在当没有比较信号(fc)时，把一个相位比较器(4)的一个输出信号暂时强迫控制到低电平，并且减小一个电压控制振荡器(3)的振荡频率。本发明适用于当数字处理模拟图象信号时使用的宽范围的抽样时钟的产生，并且适用于此类的用途。

专利类型：发明专利

申请/专利号：CN00801804.9

申请日期：2000-08-23

公开/公告号：CN1321360

公开/公告日：2001-11-07

主分类号：H03L7/083

申请/专利权人:富士通将军股份有限公司

发明/设计人:木村卓士;中鸟正道

主申请人地址:日本神奈川县

专利代理机构:中国国际贸易促进委员会专利商标事务所

代理人:王以平

国别省市代码:日本;JP

权利要求：

权利要求书1．一种其中依次环路连接一个相位比较器、一个环路滤波器、一个电压控制振荡器及一个分频器的PLL电路，所述PLL电路包括：操作停止检测装置，用来检测PLL操作已经停止；及控制装置，当所述操作停止检测装置检测到操作的停止时，用来这样控制电压控制振荡器，从而电压控制振荡器的一个振荡频率较低。