基于循环矩阵的低密度校验码的VLSI译码设计

摘要：

为了解决低密度校验码(LDPC)的VLSI译码实现资源耗费庞大、功耗大、连线复杂等问题,提出了一种适用于基于循环移位单位矩阵的LDPC的结构化存储方式及相应的部分并行译码实现方法.通过分析基于循环移位单位矩阵的LDPC校验矩阵的构成方式,总结出其校验矩阵中比特节点与校验节点之间信息的传递特点,提出了一种具有高度灵活性和高效性的结构化存储方式.基于这种结构化存储方式,对迭代译码的关键步骤给出了一种部分并行的流水线时序实现方式,达到了显著降低时延和功耗的目的.最后,以中国地面数字电视广播传输标准中的LDPC码在FPGA平台上的实现为例,给出了译码性能和具体的硬件实现资源.仿真结果表明,采用该实现方法的LDPC定点译码设计在AWGN信道下得到了良好的性能,与全精度浮点实现方法相比性能差异可以忽略.

关键词：低密度校验码(LDPC)、循环矩阵、部分并行、高效存储译码、中国地面数字电视广播传输标准

所属期刊栏目：43

分类号：TN911.22

在线出版日期：2009-04-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：261-265