忆阻器混合逻辑电路设计及其应用

摘要：

为解决传统集成电路面积大、功耗高等问题,采用纳米级忆阻器设计实现了数字逻辑电路中的加法器和乘法器.基于忆阻器MRL结构设计的OR门和AND门,设计了 2T-4M结构的XOR和XNOR逻辑门.运用这些逻辑门与CMOS管混合实现了全加器,其中CMOS反相器增强了信号驱动.改进2T-4M结构实现了一种新型2T-4M逻辑模块,并基于此模块设计了 2位二进制乘法器.LTspice仿真验证了电路设计的正确性.与已报道的MRL结构全加器和2位二进制乘法器进行比较发现全加器使用的元器件数量明显减少,延迟时间最少提高了 53.3％,功耗最小降低了 1.93 mW;2位二进制乘法器的设计在元器件总体使用数量上也有一定的优势,总共只需要18个元器件.最后,利用全加器构成加密阵列电路,对图像进行了加解密操作,验证了电路在实际应用中的可行性.

关键词：忆阻器、CMOS、全加器、乘法器、图像加密

所属期刊栏目：53

分类号：TP331.1;TN431.2;TN702

资助基金：国家自然科学基金;安徽省自然科学基金杰出青年项目;安徽省重点研发计划项目;安徽省高校优秀科研创新团队;安徽工程大学中青年拔尖人才计划资助项目

在线出版日期：2023-04-13（万方平台首次上网日期，不代表论文的发表时间）

页数：共13页

页码：178-190