基于卷积编码的SOC测试响应压缩研究

摘要：

提出一种单输出压缩方法. 首先提出了码率为n/(n-1)、距离为3的卷积码的设计规则, 利用这些规则可得到卷积码的校验矩阵, 该校验矩阵的实现电路即是能够提供单输出压缩的响应压缩电路. 所设计的压缩电路可避免2个和任意奇数个错误位的混淆、避免一个未知位(X位)对特征的掩盖. 利用概率论分析了未知位掩盖效应. 如果未知位分布具有聚簇特征, 那么提出的多重量校验矩阵设计算法能够大大降低未知位的掩盖效应. 最后用一些实验数据验证了所提出的压缩电路能够提供较强的未知位容忍能力和非常低的错误位混淆率.

关键词：SOC测试、测试响应压缩、卷积码、错误位混淆率、未知位掩盖

所属期刊栏目：36

分类号：TP3(计算技术、计算机技术)

资助基金：国家重点基础研究发展计划973计划2005CB321604,2005CB321605;中国科学院资助项目90207002,60576031;北京市科研项目H020120120130

在线出版日期：2006-06-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共12页

页码：686-697