10.3969/j.issn.2095-2783.2011.07.011
基于改进常系数乘法器的可配置2D FDCT/IDCT实现
设计了一种基于改进常系数乘法器的可配置2D FDCT/DCT电路结构。通过改变系数的表示方法和共用部分积节省了加法器和寄存器;通过将ID FDCT/IDCT W.H.Chen算法中并行的乘法计算转化为分时串行计算,ID FDCT和ID IDCT分别减少了15个和9个乘法器;通过FDCT与IDCT共用常系数乘法器、控制单元及转置RAM,进一步减少了硬件开销。本设计在ltera公司Cyclone EP1C12Q240C8型FPGA芯片上对该设计进行了验证,最高工作频率达149.25 MHz,与采用相同算法未进行上述改进的2DFDCT和2D IDCT结构相比,硬件开销节约了34%。
微电子学与固体电子学、FDCT、IDCT、常系数乘法器
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TN47(微电子学、集成电路(IC))
高等学校博士学科点专项科研基金资助项目200800561111;国家自然科学基金资助项目60806010
2011-12-05(万方平台首次上网日期,不代表论文的发表时间)
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