基于FPGA的内置并行CRC校验的UART

摘要：

基于串行异步收发器(UART)的通信中经常用到循环冗余校验(CRC),常见的CRC校验电路多为串行校验,校验所需时钟周期较多,基于查找表或输入矩阵转换的并行算法,需要存储余数表,占用大量的硬件资源.该文利用输入和校验多项式的逻辑关系,成功地将基于字节的并行CRC校验算法运用于UART控制器中,在Xilinx公司的可编程门阵列(FP GA)芯片上验证通过,可实现连续多个字节校验.校验一个bit需要1/8时钟周期,降低了校验所需时钟频率,提高了通信的效率,保证了通信的可靠性.

关键词：可编程门阵列、循环冗余校验、并行计算、同步校验、VHDL、串行异步收发器

所属期刊栏目：28

分类号：TN91

在线出版日期：2013-04-07（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：30-32,40