多路低相差输出捷变频率源的设计与实现

摘要：

提出了一种多路低相差输出捷变频率源的设计方案,给出了系统原理框图、软件设计思路及控制流程,实际测试结果表明,十路锁相直接数字频率合成(DDS)模块输出信号间的相差小于士3°,输出跳频时间为17.2 μs,相位噪声≤-109 dBc/Hz@1 kHz.该方案具有控制灵活,相位噪声低,跳频时间短,多路输出信号相差小的优点,同时有很强的实用性和可扩展性.目前该方案已在工程中得到验证,实际使用效果良好.

关键词：直接数字频率合成(DDS)、锁相环(PLL)、频率源、相位差、多路输出

所属期刊栏目：34

分类号：TN743(基本电子电路)

在线出版日期：2012-06-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：303-306