10.3969/j.issn.1006-2394.2002.02.005
μC和CPLD实现的频率ATS及VHDL设计
介绍以CPLD为虚拟频率计核,运用MAX+PLUSⅡ开发平台,在WINDOWS95/98下用DELPHI5.0实现人机交互界面,用PC机中CPU完成对外周期信号实现10-5精度的智能化频率测量的VHDL设计思想和实现方案.
CPLD、智能与精度、VHDL、虚拟仪器
TN91
湖南省教育厅科研项目00C244
2003-12-05(万方平台首次上网日期,不代表论文的发表时间)
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