面向移动终端的残差网络加速器设计

摘要：

残差网络(Residual Network,ResNet)因在图像分类、对象检测等领域中表现出优异的成绩而被广泛应用.但是由于ResNet模型结构的高度不规则和复杂度,使得其在移动终端的部署仍是一个具有挑战性的工作.本文设计一种基于现场可编程门阵列(Field Programmable Gate Array,FPGA)的残差网络硬件加速器.首先,采用k-means聚类算法对网络参数进行量化,降低参数的存储需求.其次,通过流水线和并行计算策略实现各计算单元的加速计算,并通过残差计算单元的复用降低对计算资源的需求.所提出的加速器能够有效地在Zynq-ZCU102上实现ResNet,其系统时钟可达到300MHz,延时为26.47ms,DSP占用率为60.4％,LUTRAM占用率为4％.

关键词：残差网络、FPGA、硬件加速器、流水线、并行化

所属期刊栏目：41

分类号：TP311(计算技术、计算机技术)

资助基金：数字福建物联网工程应用实验室建设项目 82917002

在线出版日期：2020-09-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1713-1717