低成本AES错误检测方案的FPGA实现

摘要：

目前,嵌入式加密芯片在信息安全领域所面临的挑战不仅来自理论上的攻击,还存在针对其物理实现的攻击.即使数据加密,仍不能保证传输过程中的正确性和可靠性.而如何在攻击者恶意注入错误攻击之后能够自身检测是当前信息安全领域的研究热点.在研究AES算法的基础上,针对现有具备错误检测功能的AES算法的硬件实现占用电路面积大、应用不灵活等问题,提出一种针对AES加密的错误检测方案,其中优化了在AES实现中资源占用最多的S-盒模块在GF(24)域上的错误检测实现.与已有设计比较发现,本文设计有效减少了S-盒错误检测方案的硬件面积.本文设计方案在Xilinx Virtex-6 FPGA平台上进行了综合仿真验证,结果表明,在不影响检错率的情况下,具有占用硬件面积小、成本低的优点.

关键词：高级加密标准(AES)、错误检测、GF(24)域、FPGA

所属期刊栏目：36

分类号：TP302(计算技术、计算机技术)

资助基金：国家自然科学基金项目61173036;国家“八六三”高技术研究发展计划项目子项2012AA01A301-01

在线出版日期：2016-09-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1644-1648