RFID系统中低功耗JH算法的设计与实现

摘要：

针对资源占用少,功耗要求低的RFID的应用时,低功耗成为哈希算法的一个重要指标.JH算法是SHA-3最后一轮候选算法之一；本文通过改进JH算法中轮函数Rd的算法结构,设计了数据单元为16 bit的JH算法的硬件实现体系结构,提出了一种适应于RFID系统的低功耗JH算法的硬件实现方案.本文以JH-256和JH-512算法为例进行低功耗硬件实现；在Xilinx Virtex-5FPGA平台上,本文的设计分别占用了956 slices和1020 slices,在Altera StratixⅢFPGA平台上分别占用了1480 ALUTs和1660ALUTs；在ASIC0.18μm CMOS库上,当工作频率为100 kHz时,本文的设计分别占用了24797门和26386门,功耗分别为27.8859μW和29.8197 μW.实验结果表明,本文JH-256、JH-512算法的硬件实现性能满足RFID系统的应用需求.

关键词：射频识别、JH、哈希算法、低功耗、硬件实现

所属期刊栏目：34

分类号：TP316(计算技术、计算机技术)

资助基金：国家自然科学基金项目61173036

在线出版日期：2013-11-05（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：1944-1948