VLSI设计中容性交叉耦合对时序分析的影响

摘要：

互连线间的容性交叉耦合已成为影响线路延迟的一个重要因素,因此本文将阶层设计中有意义的层次结构考虑到电路时序分析中,在存在静态敏化和动态敏化交叉耦合的电路中提出了局部伪交叉耦合和全局伪交叉耦合的概念,给出了一种利用模块间功能关系考虑由于模块间连接而产生的全局伪交叉耦合的综合的时序分析方法.实验数据证明,本文方法在不影响运行速度的前提下可以有效地识别出伪交叉耦合,提高了时序验证的准确性.

关键词：时序验证、交叉耦合、耦合电容、层次设计

所属期刊栏目：28

分类号：TP333(计算技术、计算机技术)

资助基金：国家自然科学基金60273081

在线出版日期：2007-12-24（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：2062-2065