超低成本的AES算法VLSI实现

摘要：

提出一种超低成本的先进密码算法(AES)的VLSI实现方案.为了尽量减小硬件开销,将每轮128位的加解密运算分成4次32位运算,以两级流水线结构实现,同时通过模块复用和优化运算次序,特别是提出了一种低成本的密钥扩展结构,以很小的硬件代价获得很高的性能.本设计采用HHNEC 0.25um标准CMOS工艺,单元面积仅约12k等效门;在100MHz工作频率下,128位加密的数据吞吐率达到256Mbps.

关键词：AES、低成本、流水线、密钥扩展

所属期刊栏目：28

分类号：TP331(计算技术、计算机技术)

资助基金：国家自然科学基金90407002;60576024

在线出版日期：2007-09-10（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：1512-1515