低硬件成本的高性能Hash算法加速器VLSI设计

摘要：

本文基于安全Hash算法(SHA-1),提出了一种结构优化的SHA-1硬件加速器.本设计通过改进数据通路,加快了运算单元的速度;同时,采用动态操作数生成的方法,节约了硬件资源.设计采用SMIC 0.25μm CMOS工艺综合,其核心电路(core)等效门为16.8k;在86MHz的工作频率下,其数据吞吐率达1.07Gbps.分析结果显示,该硬件加速器具备低成本和高性能的特点,适用于PDA、智能手机等面积受限的移动设备,具有良好的应用前景.

关键词：安全Hash算法SHA-1、低成本、VLSI

所属期刊栏目：28

分类号：TP309.7;TN47(计算技术、计算机技术)

资助基金：国家自然科学基金90407002和60576024;上海市科委资助项目0502

在线出版日期：2007-06-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：940-943