基于 FPGA 的皮秒计数设计?

摘要：

在实际的现场可编程门阵列(FPGA)设计中，对纳秒以下的时间计数至今没有很好的方法进行处理。在以往的 FPGA 实现中，往往采用官方提供的 DCM 或 PLL 对时钟信号进行倍频处理。上述方法由于受到硬件资源的约束，用户不能随心所欲地对时钟信号进行多次处理，原因在于器件内部的 DCM有限。提出了以 IODELA 原语为基础的方法进行时间计数设计，采用 Verilog HDL 硬件描述语言对皮秒进行计数操作，以 Xilinx 官方的 Zedboard 开发板和 Virtex5开发板、以 IODELAY 原语与 IDELAY 原语为基础对纳秒以下的时间进行操作。经过功能仿真与板级验证，成功地实现了对于75 ps~4 ns(主频250 MHz 的频率)的高精度计数功能。皮秒计数的实现，对于时间测量电路中细时间(主频频率<4 ns 的时间，即75 ps~4 ns 的时间)的生成，以及对于进行 FPGA 纳秒级别以下的时钟操作产生了巨大且深远的作用。目前，该单元已经成功地应用在了时间测量电路的设计上。

关键词：现场可编程门阵列、原语、皮秒计数、功能仿真、倍频

分类号：TN40(微电子学、集成电路（IC）)

资助基金：国家自然基金资助项目11103069

在线出版日期：2016-04-21（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：40-42