基于Verilog的FPGA整数分频器设计及仿真

摘要：

简单介绍了主要的时钟分频方法，提出了FPGA内部PLL分频的局限性，给出了基于 Ver-ilog HDL的整数分频方法。编写了Verilog HDL程序，实现了基于 FPGA 硬件平台的占空比为50%的任意整数分频。结合 Quartus开发平台和Modelsim仿真软件验证表明，该分频方法简单、实用。采用该方法，替换N值可实现任意整数等占空比的分频。

关键词：Verilog HDL、FPGA、计数、分频、仿真、占空比

分类号：TN40(微电子学、集成电路（IC）)

在线出版日期：2015-05-27（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：40-42