800Mbps准循环LDPC码译码器的FPGA实现

摘要：

本文提出了一种适用于准循环低密度校验码的低复杂度的高并行度译码器架构.通常准循环低密度校验码不适于设计有效的高并行度高吞吐量译码器.我们通过利用准循环低密度校验码的奇偶校验矩阵的结构特点,将其转化为块准循环结构,从而能够并行化处理译码算法的行与列操作.使用这个架构,我们在Xilinx Virtex-5 LX330 FPGA上实现了(8176,7154)有限几何LDPC码的译码器,在15次迭代的条件下其译码吞吐量达到800Mbps.

关键词：循环矩阵、准循环低密度奇偶校验码、快速译码

所属期刊栏目：26

分类号：TN911.22

在线出版日期：2010-04-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共7页

页码：255-261