一种高效的稀疏卷积神经网络加速器的设计与实现

摘要：

针对卷积神经网络计算硬件化实现困难的问题,之前大部分卷积神经网络加速器的设计都集中于解决计算性能和带宽瓶颈,忽视了卷积神经网络稀疏性对加速器设计的重要意义,近来少量的能够利用稀疏性的卷积神经网络加速器设计也往往难以同时兼顾计算灵活度、并行效率和资源开销.本文首先比较了不同并行展开方式对利用稀疏性的影响,分析了利用稀疏性的不同方法,然后提出了一种能够利用激活稀疏性加速卷积神经网络计算的同时,相比于同领域其他设计,并行效率更高、额外资源开销更小的并行展开方法,最后完成了这种卷积神经网络加速器的设计并在FPGA上实现.研究结果表明:运行VGG-16网络,在ImageNet数据集下,该并行展开方法实现的稀疏卷积神经网络加速器和使用相同器件的稠密网络设计相比,卷积性能提升了108.8％,整体性能提升了164.6％,具有明显的性能优势.

关键词：卷积神经网络、稀疏性、嵌入式FPGA、ReLU、硬件加速、并行计算、深度学习

所属期刊栏目：15

分类号：TN4(微电子学、集成电路（IC）)

资助基金：国家自然科学基金项目;中国科学院STS计划项目;中国科学院国防科技创新基金项目;中国科学院战略性先导科技专项A类;北京市科技计划项目

在线出版日期：2020-08-19（万方平台首次上网日期，不代表论文的发表时间）

页数：共11页

页码：323-333