一种基于BP最小和译码算法的IP核设计

摘要：

基于置信传播BP改进的最小和译码算法原理,依据IEEE 802.11ac标准进行QC-LDPC译码器IP核的设计.对传统BP译码算法的校验节点更新公式进行优化、改进,通过仿真性能对比,采用最小和译码算法设计实现译码器.该译码器采用串行译码结构,可节省硬件资源和开销.在Vivado 2016.4集成开发环境中通过Xilinx ZYNQ7020 FPGA芯片设计码长为648 bit、码率为1/2的QC-LDPC译码器.同时将FPGA实现的译码器输出与计算机仿真结果进行对比,仿真验证结果表明,译码器IP核设计正确合理.

关键词：IP核设计、QC-LDPC译码器、最小和译码算法、串行译码结构、性能对比、仿真分析

所属期刊栏目：43

分类号：TN929.5-34

资助基金：广东省科技计划项目2014A010103025

在线出版日期：2020-06-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：27-29,34