10.16652/j.issn.1004-373x.2020.09.019
基于FPGA的有限域NTT算法设计与实现
大数乘法是公钥加密系统中最为核心的模块,同时,也是RSA、全同态等加密方案里最耗时的模块,因此,快速实现大数乘法是急需解决的问题.64K点有限域NTT作为大数乘法器的关键组件,文中采用并行架构实现NTT的运算,运算中基本采用加法和移位操作,以保证实现大量的并行处理,提高了处理速度.该组件在Stratix-V FPGA上得到了实现,工作在123.78 MHz频率下,运行结果表明,在FPGA上的效率是CPU上运行速度的60倍.运行结果与GMP运算库进行比较,验证了有限域64K点NTT算法的正确性.
有限域NTT算法、FPGA平台、全同态加密、大数乘法、并行处理、运行速度比较
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TN915.08-34
国家自然科学基金资助项目;南通大学杏林学院自然科学基金;江苏省研究生科研与实践创新计划项目
2020-05-28（万方平台首次上网日期，不代表论文的发表时间）
共4页
79-82
