(25,20)线性分组编译码器设计及其FPGA实现

摘要：

随着通信速率的提高,有噪信道的可靠通信通过信道编码来实现.文中设计的(25,20)线性分组编译码器结合汉明码能纠正一位错误且具有编码效率较高、译码电路简单、译码延时小等优点.分析伴随式与错误图样的对应关系,采用并行处理的方式,使用硬件描述语言VHDL在Xilinx公司的Vivado 2016.1环境下编程实现.通过ModelSim仿真平台验证,降低了实现的复杂度.在工程实践中将编译码器加入某实测通信系统,实现了在Artix-7系列xc7z030fbg676-1的芯片上占用较少的硬件资源实现(25,20)线性分组编译码,提高系统传输的可靠性,验证了该设计的优良性能.

关键词：信道编码、(25、20)线性分组码、汉明码、伴随式、错误图样、并行处理

所属期刊栏目：42

分类号：TN911.22-34

资助基金：国家自然科学基金61401499;陕西省电子信息系统综合集成重点实验室资助项目

在线出版日期：2019-06-17（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：7-10