面向PCIE 3.0总线的扰频和去扰频器FPGA设计

摘要：

在分析PCI Express 3.0总线物理层协议的基础上,提出一种实现扰频器和去扰频器的设计方案.利用可综合Verilog HDL语言在Vivado平台下完成电路的设计综合并下载到FPGA开发板进行测试与验证.验证结果表明,设计满足PCI Express 3.0总线物理层的要求,占用逻辑资源少,可应用到总线物理层的总体设计中.

关键词：PCIExpress3.0总线、扰频器、去扰频器、现场可编程门阵列、Vivado、逻辑资源

所属期刊栏目：41

分类号：TN915.04-34;TP336

资助基金：国家自然科学基金项目61571246

在线出版日期：2018-08-28（万方平台首次上网日期，不代表论文的发表时间）

页数：共5页

页码：47-50,54