一种自适应训练的BP神经网络FPGA设计

摘要：

为解决软件实现神经网络存在并行度不高、速度慢的缺点以及传统神经网络硬件设计资源利用高、网络训练不可控的不足，提出了一种新的BP神经网络FPGA设计方法。该方法通过基于对称性的分段线性拟合和非线性拟合实现Sigmoid激励函数和利用有限状态机实现基于误差的训练次数自适应。应用Verilog HDL语言设计1?3?1三层BP神经网络逼近y=cos x函数，网络的资源占用为2756 LEs，训练次数为1583次，网络测试样本的平均相对误差为0.6%，最高时钟频率为82.3 MHz。验证结果表明该方法设计的神经网络资源占用少，网络训练可自动控制，同时还具有精度高，运行速度快的优点。

关键词：FPGA、BP神经网络、线性拟合、非线性拟合、自适应训练

所属期刊栏目：39

分类号：TN702.2-34;TP183(基本电子电路)

资助基金：国家自然科学基金61204096，61404094，61574102；湖北省科技支撑计划2015CFB536

在线出版日期：2016-08-04（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：115-118