一种CMOS新型ESD保护电路设计

摘要：

金属氧化物半导体（MOS）器件的缩放技术使集成电路芯片面临着严重的静电放电（ESD）威胁，而目前采用的ESD保护电路由于电流集边效应等原因，普遍存在着抗静电能力有限、占用较大芯片面积等问题。根据全芯片ESD防护机理，基于SMIC 0.18μm工艺设计并实现了一种新型ESD保护电路，其具有结构简单、占用芯片面积小、抗ESD能力强等特点。对电路的测试结果表明，相对于相同尺寸栅极接地结构ESD保护电路，新型ESD保护电路在降低35%芯片面积的同时，抗ESD击穿电压提升了32%，能够有效保护芯片内部电路免受ESD造成的损伤和降低ESD保护电路的成本。

关键词：静电放电(ESD)保护、栅极接地NMOS、抗静电、电流集边效应、低成本

分类号：TN43-34(微电子学、集成电路（IC）)

资助基金：江西省教育改革课题JXJG-11-22-2；江西省教育改革课题JXJG-13-28-6；江西省教育改革课题JXJG-14-28-8；江西省教育厅青年科学基金项目GJJ12165；江西省教育教学“十二五”规划课题11YB452

在线出版日期：2016-01-18（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：128-131