FPGA/CPLD的管脚设置对信号完整性的影响分析研究

摘要：

随着FPGA以及CPLD在现代电子线路中的出现和使用越来越多,同时电子器件的集成度越来越高、速度越来越快,对电路的稳定性有着越来越严苛的要求,在硬件上表现为对系统电源完整性和信号完整性的严苛要求.从信号完整性的角度出发,通过分析硬件工程师和FPGA/CPLD软件设计工程师容易疏忽的问题,以Altera Cyclone IV系列FPGA进行重点研究,从硬件的角度确保FPGA/CPLD系统的稳定性和鲁棒性.

关键词：FPGA、CPLD、时序、信号完整性

所属期刊栏目：38

分类号：TN911.6-34

资助基金：全国工程专业学位研究生教育自选课题2014-JY-074;湖南省普通高校教学改革研究项目湘通教[2012]401号;湖南省普通高校实践教学建设项目湘教通2013295号;湖南省自然科学基金资助项目13JJ6031;湖南师范大学第三批产学研合作示范基地项目20140616-01

在线出版日期：2015-10-12（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：61-64