10.3969/j.issn.1004-373X.2015.15.010
Verilog HDL语言中always敏感信号对比分析
为了高效地利用Verilog HDL语言中always行为建模语句设计集成电路,采用比较和举例论证的方法,总结出always语句中事件控制敏感信号对设计仿真的影响。always语句中敏感信号分为时钟边沿信号和电平信号,对于敏感信号为时钟边沿信号,仿真结果直观简单;但是对于敏感信号为电平信号,敏感信号必须是所有的输入和判断语句的信号,否则仿真结果不确定。
Verilog HDL、always语句、敏感信号、时钟边沿信号、时钟电平信号
TN911.6-34;TP312
陕西省教育厅专项科研基金2013JK0626;西安邮电大学青年教师科研基金资助项目101-1215;101-0473
2015-08-26(万方平台首次上网日期,不代表论文的发表时间)
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