一种全数字半速率鉴相器的设计

摘要：

鉴相器是高速时钟数据恢复环路的关键电路，其性能的优劣直接影响了整个系统的工作。通过系统分析，提出了一种全数字半速率鉴相器设计方案，按照全定制设计流程采用SMIC 0.18μm CMOS混合信号工艺完成了电路的设计、仿真。结果表明该电路在2.5 Gb/s收发器电路中可以稳定可靠地工作。

关键词：CMOS电路、鉴相器、半速率结构、混合信号

分类号：TN47-34(微电子学、集成电路（IC）)

资助基金：国家自然科学基金61136002，61272120；陕西省教育厅专项科研计划2010JK817

在线出版日期：2014-05-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：145-147,153