FPGA设计中的跨时钟域问题

摘要：

随着FPGA设计中的时钟频率越来越高，时钟方案越来越复杂，跨时钟域问题变成了设计和验证中的关键点。为了解决跨时钟域问题对FPGA设计造成功能错误，对跨时钟域信号采用两级寄存器或多级寄存器同步、握手协议和异步FIFO等同步方法；同时还提出了不检查时序、修改SDF文件和添加约束文件三种仿真中的技术，解决了跨时钟域产生的亚稳态现象对FPGA仿真验证造成的影响。

关键词：CDC、亚稳态、同步、仿真

分类号：TN710-34(基本电子电路)

在线出版日期：2014-04-15（万方平台首次上网日期，不代表论文的发表时间）

页数：共4页

页码：151-153,156