基于改进的布斯算法FPGA嵌入式18×18乘法器

摘要：

设计了一款嵌入FPGA的乘法器,该乘法器能够满足两个18 b有符号或17 b无符号数的乘法运算.该设计基于改进的布斯算法,提出了一种新的布斯译码和部分积结构,并对9-2压缩树和超前进位加法器进行了优化.该乘法器采用TSMC 0.18μm CMOS工艺,其关键路径延迟为3.46 ns.

关键词：布斯算法、部分积、9-2压缩、两级超前进位加法器

所属期刊栏目：35

分类号：TP3;TN4

在线出版日期：2012-06-26（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：154-156