10.3969/j.issn.1004-373X.2011.20.052
一种多通道时钟分频和触发延迟电路的设计
在EAST分布式中央定时同步系统中,时钟分频和触发延迟电路是分布式节点的核心.为了完成对基准时钟信号进行多路任意整数倍的等占空比的分频,并对输入的触发脉冲进行多路任意时间的延迟输出,本设计中采用VHDL语言进行编程,实现了多路时钟分频信号的输出和多路延迟输出,特别是提高了奇数分频和触发延迟的时间精度,最后在QuartusⅡ9.0软件上对设计的波形进行分析,验证了该设计的可行性.
EAST、时钟分频、触发延时、FPGA
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TN919-34;TP331.1
科技部ITER计划“托卡马克等离子体控制的智能化、远程化与集成技术研究2010GB108004”
2012-01-18(万方平台首次上网日期,不代表论文的发表时间)
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