基于FPGA的WALLACE TREE乘法器设计
万方数据知识服务平台
应用市场
我的应用
会员HOT
万方期刊
×

点击收藏,不怕下次找不到~

@万方数据
会员HOT

期刊专题

10.3969/j.issn.1004-373X.2011.16.035

基于FPGA的WALLACE TREE乘法器设计

引用
为了使基于FPGA设计的信号处理系统具有更高运行速度和具有更优化的电路版图布局布线,提出了一种适用于FPGA结构的改进型WALLACE TREE架构乘法器.首先讨论了基于标准单元3:2压缩器的改进型6:4压缩器,根据FPGA中slice的结构特点通过在FPGA Editer软件工具编辑,对该压缩器进行逻辑优化,将其应用于FPGA的基本单元slice结构中.并对乘法器的其他部分结构优化整合,实现一个资源和性能达到合理平衡,且易于在FPGA中实现的乘法器.实际运行结果表明,该乘法器的关键路径延时小于8.4 ns,使秉法器时钟频率和系统性能都得到很大提高.

乘法器、WALLACE、FPGA、6:4压缩器

34

TN710-34(基本电子电路)

2011-12-23(万方平台首次上网日期,不代表论文的发表时间)

共3页

113-115

相关文献
评论
暂无封面信息
查看本期封面目录

现代电子技术

1004-373X

61-1224/TN

34

2011,34(16)

相关作者
相关机构

专业内容知识聚合服务平台

国家重点研发计划“现代服务业共性关键技术研发及应用示范”重点专项“4.8专业内容知识聚合服务技术研发与创新服务示范”

国家重点研发计划资助 课题编号:2019YFB1406304
National Key R&D Program of China Grant No. 2019YFB1406304

©天津万方数据有限公司 津ICP备20003920号-1

信息网络传播视听节目许可证 许可证号:0108284

网络出版服务许可证:(总)网出证(京)字096号

违法和不良信息举报电话:4000115888    举报邮箱:problem@wanfangdata.com.cn

举报专区:https://www.12377.cn/

客服邮箱:op@wanfangdata.com.cn