10.3969/j.issn.1004-373X.2011.08.040
基于VMM构建可重用验证平台
传统的验证平台编写复杂,且难以在不同设计之间重用.采用SystemVerilog支持的VMM验证方法学,并结合带约束的随机验证和覆盖率驱动的验证技术,构建可重用验证平台,完成时UART模块的验证.与直接测试方法相比,该验证平台不仅能够有效提高验证效率,而且在模块级和系统级验证过程中,能够重用该验证平台或验证组件.
System Verilog、VMM、可重用、验证平台
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TN919-34;TP311
2011-07-18(万方平台首次上网日期,不代表论文的发表时间)
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