10.3969/j.issn.1004-373X.2010.09.052
基于FPGA的移位寄存器流水线结构FFT处理器设计与实现
设计实现了基于FPGA的256点定点FFT处理器.处理器以基-2算法为基础,通过采用高效的两路输入移位寄存器流水线结构,有效提高了碟形运算单元的运算效率,减少了寄存器资源的使用,提高了最大工作频率,增大了数据吞吐量,并且使得处理器具有良好的可扩展性.详细描述了具体设计的算法结构和各个模块的实现.设计采用Verilog HDL作为硬件描述语言,采用Quartus Ⅱ设计仿真工具进行设计、综合和仿真,仿真结果表明,处理器工作频率为72 MHz,是一种高效的FFT处理器IP核.
FFT处理器、流水线结构、FPGA、Quartus Ⅱ、Verilog HDL
33
TP391(计算技术、计算机技术)
2010-06-21（万方平台首次上网日期，不代表论文的发表时间）
共5页
172-176
