基于CPLD/FPGA的VHDL语言电路优化设计

摘要：

VHDL电路的优化目标是充分利用CPLD/FPGA芯片的内部资源,使设计文件能适配到一定规模的CPLD/FPGA芯片中,并提高系统的工作速度和降低系统成本.分析VHDL语言的特点,并从设计思想、语句运用和描述方法等方面对电路进行优化,提出了利用串行化设计思想和外扩E2PROM的方法对VHDL电路进行优化,通过对比实验,验证了这两种方法能有效减少程序占用的宏单元(Macro Cell).

关键词：VHDL、CPLD/FPGA、电路设计、优化

所属期刊栏目：33

分类号：TP930

在线出版日期：2010-04-12（万方平台首次上网日期，不代表论文的发表时间）

页数：共3页

页码：191-193