10.3969/j.issn.1004-373X.2009.18.004
基于System Verilog的验证平台建模技术
验证平台建模的困难在于如何减少设计与验证之间的时序竞争风险,实现验证平台的复用和验证过程中的自动监测.SystemVerilog突破了验证平台建模的传统局限,能够极大地提高芯片测试的效率,并降低设计风险.介绍了System Verilog在进行同步FIFO验证平台建模时所采用的面向对象思想、多线程、接口、邮箱、时钟块等新技术以及建立验证平台的一般原则和技巧,实现了分层设计和验证过程中的自动监测.
System Verilog、面向对象、多线程、接口、邮箱、时钟块
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TN407(微电子学、集成电路(IC))
2009-11-10(万方平台首次上网日期,不代表论文的发表时间)
共4页
10-12,16